为解决电子开发人员所面临的重要的功耗挑战，Cadence设计系统公司推出Voltus IC电源完整性解决方案(Voltus IC Power Integrity Solution)，提供卓越性能的电源分析以满足下一代芯片设计的需要。Voltus IC电源完整性解决方案利用独特的新技术并结合Cadence IC、PACkage、PCB和系统工具使设计团队在整个产品开发周期更好地管理芯片设计的电源问题，以取得更快的设计收敛。
亮点：
新的电源完整性分析引擎具有大规模的并行执行能力，可达10倍的更快性能
新层次化体系架构支持高达10亿实例的非常大的设计
在整个设计流程中与关键的Cadence工具紧密结合，包括业界最快速的时序签收解决方案Cadence Tempus(Cadence Tempus Timing Signoff Solution)
Voltus技术已经通过台积电对16纳米FinFET工艺的IR压降分析和精度以及电迁移规则方面的验证
飞思卡尔半导体(Freescale Semiconductor)首席技术官Ken Hansen表示：“我们在早期就与Cadence合作，以验证Voltus技术，对其在不影响精度的情况下显著提升的性能印象深刻。这种性能的提升对帮助我们实现产品上市时间目标起着无可估量的作用。”
紧随5月份推出Tempus时序签收解决方案的步伐，Voltus解决方案的推出标志着Cadence今年旨在加快设计签收和收敛的第二项重大新产品面世。利用Voltus解决方案，Cadence客户可通过下述关键功能将电源签收收敛和分析阶段的时间缩短至最低：
新的大规模分布式并行电源完整性分析引擎比其竞争产品性能提升高达10倍;
层次化体系架构与并行执行可扩展到多个CPU内核和服务器，可实现高达10亿instances规模的设计分析;
SPICE-精度的解决方案提供最准确的电源签收结果;
Physically-aware的电源完整性优化，例如早期电源网格 分析、去耦合电容和电源门控分析可提高物理实现质量和加快设计收敛。
Voltus IC 电源完整性解决方案可作为独立产品提供这些功能，当它与下述其他Cadence工具结合在一起可提供更大的效益：
与Tempus时序签收解决方案一起使用，是业界第一个统一的用于更快的收敛时序和功率签收的解决方案;
与Encounter 数字实现系统(Encounter Digital Implementation System)和Allegro Sigrity Power Integrity结合，可为包括芯片、封装和PCB在内的设计提供独特与全面的电源完整性解决方案;
与Virtuoso Power System结合在一起，可分析模拟混合信号SoC设计中的定制/模拟IP;
与Palladium Dynamic Power Analysis功能一起使用，通过真实功耗激励进行精确的IC芯片电源完整性分析。
“由于电源问题在SoC中发挥着日益增长的作用，我们认识到现有的技术不能满足复杂设计的需要，” Cadence数字与签收部门资深副总裁Anirudh Devgan表示。“Voltus IC电源完整性解决方案为这些挑战提供了解决方案，我们所有的早期使用者都表示它们在性能和功能上取得了巨大成功，包括对业界最大芯片的按时流片。”
Voltus 技术通过了台积电16纳米 FinFET制程的设计规则手册第0.5版的认证。为了满足台积电EDA工具验证标准，Voltus解决方案可以让客户获得精确的静态和动态IR压降分 析，满足16纳米FinFET的先进的电迁移设计规则对精度的要求。Cadence正与台积电合作完成设计规则手册第1.0版的认证。
