随着芯片设计和系统复杂度的不断增长，软件代码量越来越大，所需的软件设计师也成倍增加。即便如此，仍有60%的嵌入式软件项目无法按计划完成，或被迫取消。因此，设计界对EDA工具的期待更加强烈。
从流片前的虚拟原型设计、模拟、FPGA原型，到流片后的首批硅片及参考设计，都需要加速开发的工具支持。
Mentor董事会主席兼CEO Wally Rhines在峰会上指出：“嵌入式软件将是EDA领域的下一场革命。”
Mentor公布了其所开发的嵌入式软件工具Sourcery CODeBench虚拟版，这套EDA工具包括IDE和创建工具、GNU编译器、调试器及分析器等。
Mentor嵌入式软件部总经理Glenn Perry表示，“软硬件开发正深深地结合在一起，并有着独特的规则。让软件设计师用硬件设计工具就像让水暖工在安装水槽时用电工的钳子。尊重每条规则的独特性很关键。Sourcery CodeBench虚拟版充分利用硬件设计工具实现了纯软件开发环境。软件设计师在流片前后均可在虚拟原型和仿真平台上开发、调试及优化软件栈。”
Sourcery CodeBench虚拟版有4项优势：①其与Vista虚拟原型高速仿真平台集成，可以显示出功耗和高速缓存状态等硬件分析，及相关的软件执行流程。②可在硬件设计早期进行软件调试，已加速芯片上市时间。③软硬件设计团队还可利用该虚拟版工具进行协同设计，以便在硬件验证较早阶段及时发现并解决出现的问题。④另外，为了避免在收到硬件原型板时，还要等着软件开始开发的尴尬情况，借助Sourcery CodeBench虚拟版，软件团队可以提前介入，准备软件测试后期的工作。
硅片架构设计工具的未来之星
Algotochip是一家由日本日东电工投资，2009年9月成立，总部设在美国加州桑尼维尔的私人公司。其核心技术是可在8~16周内，把C语言算法文件转换成硅片GDSII数据文件的“蓝盒子”设计工具。
Algotochip的CTO暨创始人Satish Padmanabhan表示，软件设计和集成的IP越来越多，设计成本不断上升、首次设计项目减少、设计周期延长，市场机会减少、产品生命周期缩短，是目前SoC设计面临的重大挑战。
首次尝试设计软件成本已超出硅片设计成本，并将在每个新工艺节点比硅片设计成本增幅更大。这减缓了SoC、ASIC和FPGA首次设计尝试的步伐。市场对新设备架构设计尝试的呼声越来越高，但主要瓶颈是高昂的设计成本。
Padmanabhan 称：“Algotochip设计工具可缩短设计周期，并降低工程开发成本。例如，中等复杂SoC的设计周期可以从通常的12~18个月缩短到8~12个星期，这意味着市场成型的同时，产品就可以发货了。相应地，设计成本也会大幅降低。今后，将与ARM和Tensilica等IP厂商共同建立一个更加完善、健康的生态系统。”
他表示，LTE和4G(如Turbo译码器)、智能电网及IP块供应商等是其目标市场。2013年，市场投资将出现较大增长。目前已在中国开展销售业务。
4G Turbo译码器架构演进中遇到的技术问题如图3所示。Turbo译码器的最终芯片架构如图4所示，运行在该架构上的应用软件也已创建好。其中，工具流程已经按应用要求创建了存储器实例和互连。例如，FFT功能块可直接向通道评估的局部存储器发送数据，而不用回到CPU的存储器。与CPU基本数据存储器的连接如图中的红色箭头所示。从这点来看，设计已被精确时序估计划分为软硬件功能块。正确的RTL和C代码功能块也分别为综合和软件设计团队准备好了。从收到客户的原始C代码至此，只用了4个星期。
