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通讯/总线技术
基于京微雅格低功耗FPGA的8b/10b SERDES的接口设计
日期:2015-11-23 大小:0.94M
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本方案是以CME最新的低功耗系列FPGA的HR03为平台,实现8/10b的SerDes接口,包括SERDES收发单元,通过完全数字化的方法实现SERDES的CDR(Clock Data Recovery,时钟数据恢复),完成100~200Mhz的板间SERDES单通道通信。
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