知识丰富的高速PCB设计者们可以容易地察觉形成连续地的难度，并且想象某处该有地，尽管想象中的地根本就不存在。在PCB上，导线和/或印刷线(runs)看上去好像是完好的地，可是在高速或高频电路里却成为电感或捉摸不定的东西。“接地”是大部分最初接触高速电路设计者们最集中的问题。下面我们针对高速电路的接地设计做简单探讨。
一、 印制电路板(ＰＣＢ)上的地线处理
系统中的每个ＰＣＢ应至少有一个地线层理论上一个双面板应该将一面作为地层线,而另一面作相互连接用,但在实际中,这是不可能的,因为地线层中的局部要用于信号和电源的交叉及过孔尽管如此,保留区域应尽可能大,至少为75%,同时应确保没有被单独隔离的地层区域板上ＩＣ的接地引脚应直接焊接到地线层以减少串行电感电源端与地端应安装低电感陶瓷表面贴片式退耦电容如果采用引脚电容,其引脚必须小于1ｍｍ,同时也要求铁氧体垫圈在多板卡系统中,减小接地阻抗的最好方法是利用另一块ＰＣＢ作为底板(母板)以实现各板之间的联接,因此要提供一个连续的地线层到母卡ＰＣＢ连接器中有30～40%的管脚分配给地线,而且这些引脚应该连接到底板的母卡上底板上的地线层与机架地多点连接,以扩散接地电流的返回路径地线与金属机架之间良好的连接是至关重要的,要求自攻金属螺钉或啮形垫圈特别注意的是经阳极化处理的铝材机架,由于其表面是绝缘的对于具有大量数字电路的高速系统,要求从物理上将敏感的模拟器件与有噪声的数字器件分离,且信号走线尽可能短对于模拟、数字混合的ＰＣＢ板应有相互分离的地线,且二者不能相义叉,以防止电容耦合对于底板也要求模拟地与数字地分离数字地、模拟地、电源地及系统地之间的最终连接应采用多总线带或宽铜钉以减小电阻和感抗每板的模、数地之间应并接两背靠背的肖特基二极管,以防板卡在插拔时在两地之间形成直流压差只要注意系统布局布线,防止信号间的相互干扰就可以减小噪声如果使用地线层,在大多数情况下能对灵敏信号的交叉起屏蔽作用另外,系统中连接器上的所有信号走线必须采用并行方式,以方便实现与地线引脚的分离,从而减小相互间的耦合;应尽量采用多地线引脚以减小信号板和底板之间的地阻抗,实现信号线的分离。
二、 模拟数字混合器件的地线处理
象运算放大器、基准源等模拟器件应与模拟地之间退耦,而ＡＤ、ＤＡＣ以及混合ＩＣ也应看作模拟器件并与模拟件之间退耦此类内部既有模拟电路又有数字电路的ＩＣ,由于数字电流的迅速改变将产生一电压并无疑会通过分布电容耦合到模拟电路同时在ＩＣ的引脚之间不可避免地存在约0.2ＰＦ的分布电容,因此其模拟地与数字地通常保持分离以避免数字信号耦合到模拟电路然而,为防止进一步耦合,ＡＧＮＤ与ＤＧＮＤ应在外部以最短距离连接到模拟地在ＧＮＤ连接处任何额外的阻抗都将引起数字噪声,同理也将通过分布电容耦合到模拟电路ＩＣ的ＤＧＮＤ引脚告诉我们该引脚在内容连接到ＩＣ的数字地,而不是指该引脚必须连接到系统的数字地通过减小转换器数字端口的扇出,可以保持转换器在瞬变状态逻辑转换的相对独立,也可以使任何进入转换器模拟端口的潜在耦合减少为隔离转74换器数据总线上的噪声,最好的办法是在其数据端口放置一缓冲锁存器缓冲锁存器应与另一数字电路共地,并且耦合到ＰＣＢ板的数字地线上由于数字抗噪声度约为数百或数千毫伏,因此数字地和模拟地之间的噪声减小应主要针对转换器的数字接口模拟电路与数字电路一般要求单独供电转换器的电源管脚应该与模拟地之间接退耦电容,逻辑电路的电源引脚应与数字地之间退耦如果数字供电电源相对没有干扰,也可用来作模拟电路的供电电源,但这种应用应谨慎。
三、 采样时钟电路的地线处理
采样时钟产生器电路也应考虑接地问题,并且与模拟地之间的退耦电容要更大一些采样时钟的相位噪声会降低系统的ＳＮＲ由于采样时钟的抖动会调制输入信号,增加噪声并引起基准畸变,因此应采用低相位噪声的晶振作为采样时钟采样时钟产生器应与数字电路隔离并退耦到模拟地理论上在具有分散地的系统中,采样时钟产生器应以模拟地作为参考,然而由于系统的各种制约,这种作法不总是能实现在许多情况下,采样时钟是通过对基于数字地的高频系统时钟分频得到的,如果将基于数字地的时钟信号传递到基于模拟地的ＡＤＣ,两种地之间的噪声将直接叠加到时钟信号上并产生过大的抖动,这种抖动将降低ＳＮＲ并产生不希望的谐波可以利用ＲＦ传输与差动传输加以改善,差分接收和差分驱动应采用发射极耦合逻辑电路(ＥＣＬ)以减小相位抖动。
四、 结束语
除了接地规则外高速电路的设计人员还必须考虑电源的规则,以便得到最佳结果.必须对每根引入高速电路或者获取数据电路的电源线在它的返回地线上认真地退耦，以防止噪声进入电路.电路板设计中应大方地使用0.01到0.1UF的陶瓷电容,把它们放在尽可能靠近要退耦的器件或者电路处.还有,至少给每个电源线加一个3到20uF高质量的钽电容,安放在尽可能靠近电源进线的引线脚处,以防止可能的低频大纹波传出电路卡。
