VXI数模混合信号集成电路测试系统

      摘　要：数模混合集成电路测试系统是当前我国的主流测试系统，本文以信息产业部电子信息产业发展基金重点招议标项目(VXI数模混合集成电路测试系统研究开发及产业化)为例进行了介绍。论述基于VXI总线的高速、高密度、多通道、低功耗新型ATE IC测试系统，介绍了系统的软硬件设计。详细论述了全面提高系统开放性、标准化的设计思想。 

        关键词：VXI总线；数模混合集成电路；测试系统 

        国内外ATE发展现状 

        21世纪是技术高度发达的信息化世纪。全球信息化的发展正在加快步伐。在这里起关键性作用的技术是以集成电路为核心的电子信息技术。集成电路测试技术是集成电路产业的重要基础技术，它贯穿集成电路设计、生产、应用的全过程。2003年最大的自动测试设备(Automated Test Equipment)应用市场为混合信号集成电路测试，其次为存储器测试，分别占市场比重30%与26%。根据我国台湾地区的数据显示混合信号集成电路测试占的比例最大。 

        国际上先进的测试设备制造商都针对主流测试市场推出中、高档测试设备，但任何一款测试设备都不能满足不断更新的测试需求。为解决性能、价格的矛盾，适应性和复杂性的矛盾，各大测试设备制造商(如泰瑞达、爱德万公司)都先后提出测试系统的开放性和标准化，使系统具有灵活配置，不断升级，快速编程，以适应各种测试需求，构造出最优性/价比的系统。 

 

注：资料引自：电子仪器信息，2004.7.8 

        由于目前国内测试系统的研发技术水平、科研经费、企业规模与国际先进水平有较大差距，我们采用国际通用的开放性、标准化VXI，PXI总线，使我们研发的自动测试设备从低端到中高端都建立在统一的开放性、标准化总线结构上，保证了产品的兼容性、延续性、开放性及标准化的特点，加快了产品的升级换代。利用其开放性、标准化特点，可方便插入各仪器制造商提供的通用VXI，PXI测量、测试模块灵活配置系统。这对今后大量涌现的数模混合、SOC芯片测试提供了大量测试资源。能够根据测试需求，以最优性/价比配置系统。 

        研发内容 

        VXI数模混合信号集成电路测试系统涉及的主要内容 

        (1)主控计算机子系统的研制。 

        (2)高速通道控制子系统的研制。 

        (3)高速图形产生子系统的研制。 

        (4)直流参数测试子系统研制。 

        (5)机柜子系统研制。 

        (6)高速、高密、超密封装、多层PCB板设计技术研究。 

        (7)软件方案。 

        (8)系统集成方案。 

        测试系统组成 
        测试系统组成见图1 


        主控计算机子系统 
        (1)主控计算机P4微机

        CPU Pentium4 Processor；基本配置：1024X768分辨率，17 ”彩显；256MDDR内存，32M显存；Ethernet网，USB，打印机接口，1394高速火线接口；操作系统：WindowS9X/WindowS2000；开发环境：NILabVIEW和LabWindows/CVI虚拟仪器开发平台；总线标准：PCI标准总线，USB通用串行总线，1394高速火线及Ethernet网。 

        (2)零槽控制器/高速总线接口 
        零槽控制器通过1394高速火线与主控计算机进行通讯(40Mb/S)，执行初始化、自检命令，并加载测试激励图形及处理响应向量。系统中各模块通过VXI寄存器基高速总线接口，实现高速数据通讯。零槽控制器还提供高速触发总线、ECL 时钟等用于系统同步、触发信号。 

        高速图形控制子系统 
        图2是高速图形控制子系统框图，由PG时钟产生器、起/停控制器、高速指令译码控制电路及指令存储器(指令码+操作数)组成。系统实现了高速测试系统必备的全部指令集。所有指令都是无缝的(seamless)单测试周期。具有循环、跳转、子程序调用，且循环、子程序调用可嵌套(2级嵌套、64K寻址范围)。系统测试周期及激励、响应沿均可在单测试周期内设置(on the fly)。 

        PG时钟产生器由锁相环构成的高稳定度、高分辨率数字频率合成器产生一100MHz-200MHz 高稳定系统时钟，由20bit高速定时器产生100Hz 到50MHz 的测试周期。此高速定时器可根据时钟选择存储器设置的16种测试周期动态改变(on the fly)。起/停控制器由一16bit失效计数器及一24bit步进计数器控制测试周期停止状态。起/停控制器可由测试程序及由外触发信号控制测试周期产生。 

        高速指令译码控制电路由一高速22bitPC记数器产生4M循址范围，16bit循环记数器由循环指令加载循环次数。PC记数器及循环记数器匀有一2X16bit堆栈存储器，用于循环及子程序调用嵌套功能。指令译码逻辑控制根据高速指令存储器中的指令码、操作数及失效状态、循环记数器进位状态实时地产生各种控制信号，控制PC记数器、循环记数器、堆栈指针、堆栈存储器的加载、记数及保持状态。



　　起/停控制器、高速指令译码控制电路、22bitPC记数器、16bit循环记数器、PC、循环堆栈存储器及指针控制电路均设计在两块大规模、高速、高密度门阵列中。在此门阵列中对高速指令译码进行优化设计：减少指令译码链级数，增加并行电路，实现高速译码时序1由于各记数器及堆栈存储器均在片内实现，从而减少了线延迟及门阵列I/O延迟。PG为单独模块设计，以便灵活配置及升级。系统时钟T0、系统测试周期TCLK作为整个测试系统的高速(100MHz-200MHz)定时参考源，必须确保其稳定、低延时特性。采用ECL 差分驱动且利用VXI底板信号作为整个测试系统的定时总线。22bit PC地址及失效信号、控制信号由专用总线传送。 

        高速通道控制子系统 
        高速通道板见图3。 


        主要由时间产生器(TG)、时间沿选择矩阵(MUX)、驱动、响应格式化器及测试向量存储器组成。 

        每块高速通道板产生16个时间沿，供32路测试通道使用。其中8个激励沿、4个响应沿、2个I/O控制沿及两个通道复用沿。128pin系统由1块图形板、4块高速通道板组成。可产生32个激励沿、16个响应沿。256piN系统由1/2块图形板、8块高速图形板组成。可产生64个激励沿、32个响应沿。每块高速通道板TG由4块高速门阵列组成，每块门阵列产生4个时间沿。其内部由16bit高速定时器(由T0时钟倍频产生200MHz 定时时钟)产生分辨率为2.5 nS的定时沿。每一测试周期的定时沿均可由定时存储器动态设置(on the fly)1高速通道板的时间沿选择矩阵(MUX)、驱动、响应格式化器由4块门阵列组成。每块门阵列内实现8个激励沿、4个响应沿多路选择矩阵(MUX)，根据格式化定义数据及F、D、M数据产生8路驱动、响应、I/O格式化图形。 

        高速通道板的PE 卡设计为子模块形式。由4片PE 电路组成，每片电路提供8路高速可编程I/O(含有高速8驱动/比较(窗口比较)器)。高速通道板中提供每路4bit(F、D、M、R)最大4M深度的测试向量存储器，R存储器可用于存储失效结果也可用于存储响应向量，便于自学习法及逻辑分析。测试向量存储器采用通用12-15nS大容量SRAM。 

        高速通道板中设计有算法图形产生器(APG)，产生14行X14列(64M)图形地址，用于动态RAM，静态RAM，FLASH RAM等存储器测试。可产生(WALK，MARCH ，CHECK，ADCOM，BFLY，DUALWC，GALPAT，SLID，RCCGAL ，MASEST，IMAG，RTICK，PM2CHECK)13种测试图形。 

        板中还设计有Active SerieSSCAN模式，可将