随着行动装置影像显示与画质日渐演进，行动装置亦引进8K / 4K等高画质的显示，并应用于摄影、游戏和用户接口，促使影像传输带宽和速度要求大增。更有大尺寸面板也相继提供高画质面板于电视装置上，以4K画质而言，其面板的优势和价值在50吋及以上的电视中更容易体现。日本政府更计划于2020年奥运期间提供8K高画质的视讯转播。在此规划下，面板规格势必也得向上提升。随着迈向高画质纪元，时序控制芯片 (T-CON Chip; Timing Controller Chip) 也需提升其所支持的分辨率，处理高画质画面相关数据，进而将完美的画面呈现于面板上。
当对画质 (Resolution) 的要求愈来愈高，相对需要处理的数据量也随之提升，以4K画质为例，其分辨率是FHD (2K×1K) 的四倍。为了节省影像传输接口的带宽耗损，因此时序控制芯片内多半会内建SRAM内存，此一内存用来暂存已经传送到时序控制芯片驱动器，但尚未要透过时序控制芯片驱动器进行输出的影像数据。由于面板的尺寸愈来愈高、分辨率愈来愈高、画面更新率、色泽也都在提升，因此，时序控制芯片内的SRAM内存将不断的加大容量，好因应愈来愈大的影像数据传输量与处理量。
当内建SRAM容量愈来愈大时，相对时序控制芯片制造的成本也随之增加。更多的SRAM内存容量就意味着更大的芯片面积。且随着效能与耗电的要求更加严谨，芯片的制程也就愈往高阶制程迈进。伴随而来的问题，就是芯片良率以及工作可靠度的影响。先进制程与愈来愈大的内存需求，成为时序控制芯片制造端的不稳定因素。
为确保时序控制芯片上的内存工作正常，内建自我测试技术 (BIST; Built-In Self -Test) 成为芯片实作中，不可或缺的一部分。自我测试电路 (Built-In Self-Test)，可以提高测试的错误涵盖率，缩短设计周期，增加产品可靠度，并加快产品的上市速度。由于传统的测试做法是针对单一嵌入式内存开发嵌入式测试电路，所以会导致时序控制芯片面积过大与测试时间过久的问题，进而增加时序控制芯片设计产生的测试费用与销售成本。另外，传统内存测试方法无法针对一些缺陷类型而弹性选择内存测试的算法，将导致内存测试结果不准确。有鉴于此，厚翼科技特别开发「整合性内存自我测试电路产生环境-Brains」，以解决传统设计之不足。本文将针对时序控制芯片应用，结合厚翼科技所开发之「整合性内存自我测试电路产生环境-Brains」，搭配实作案例跟读者们分享。
实作案例
以下将以时序控制芯片应用实作案例，介绍如何透过Brains自动化产生相关内存测试电路，以解决内存所造成良率下降问题。此案例所使用的制程为130nm，图一是该案例简略架构图，此架构明确地将芯片IO部分与主要功能部分切开来，并透过Pin Mux功能，来节省芯片顶层所需的控制脚位。在主要功能部分，共有四个Clock Domain，各别Clock Domain下，各自包含了不同种类的内存于其中。针对这些内存，我们透过Brains自动化的产生相对应之内存测试电路。
图一 T-CON案例简略架构图
此案例中，针对内存测试的需求，包含了：全速测试模式 (At-Speed Testing)，Bypass功能以及自动分群 (Auto Grouping)。其中的Bypass功能，主要是用来提升DFT Test Coverage。当透过Scan Chain做测试时，由于无法观测到内存内部数值，所以整体芯片Test Coverage会受影响。Brains所支持的Bypass功能，即是用来补足此点。该功能将内存的输入端及输出端进行异或处理，并可根据需求，选择是否使用缓存器来储存数值。藉此，可在Scan Chain测试模式下，提升整体芯片Test Coverage。
由于不同的设计项目及应用，对于内存测试的需求不尽相同。因此，Brains将不同的设计需求，以选项的方式呈现。使用者可根据不同的需求，选择所需的功能。图二为Brains功能选择范例档案 (Brains Feature List, BFL)。其中红色框线的部分，即是用来选择Bypass功能是否要支持。
图二 Brains功能选择范例档案
此案例总共使用到148个内存，其类型包含了Single-Port SRAM，Dual-Port SRAM以及Two-Port SRAM。透过Brains所支持的内存自动辨识功能，用户只需将内存模块的Behavior Model (Verilog file) 指定到Brains中，则可轻易地将设计项目中所用到的内存模块辨识出来。再搭配Brains所支持的Clock Tracing功能，从内存模块的Clock讯号，往上层追溯，直到该设计项目的Clock Root点，即可自动地将内存模块归类到各自所属的Clock Domain下。表一为自动分群之后的分群架构，共有四个BIST Controller，各别针对其所属之内存模块来进行控制与测试。而详细的分群架构，则会记录在Brains所产出之BRAINS_memory_spec.meminfo档案中，该档案记录各个BIST Controller中，关于Sequencer和Group的架构，如图三所示。
表一 内存自动分群结果
图三 BRAINS_memory_spec.meminfo范例档案
由图三可得知，单一Clock Domain下，会包含Controller, Sequencer等架构，而Sequencer下则会根据BFL中关于Group的定义来划分Group的架构，相关设定如图四所示。其中sequencer_limit选项用来设定单一Sequencer下，所支持最多Group数。而group_limit选项则是用来设定单一Group下，所支持最多内存模块数目。
图四 BFL中Grouping相关设定
实作结果
当Brains执行完毕后，则会产生相对应档案。其中包含BIST 电路档案 (Verilog file) 、相关合成模拟执行档案 (TCL file) 以及加入BIST电路后的完整设计档案 (Final RTL Design; Verilog file)。图五为加入BIST电路后，完整的设计项目架构。
从图五可得知，此实作案例最后会由一组JTAG接口，来控制整个BIST测试的流程。单一JTAG接口的控制方式，可节省芯片顶层的脚位数目，且标准JTAG接口，也方便与其它功能整合。
图五 实作结果架构图
当相关电路产生完毕后，需要透过仿真来验证功能性是否完好。Brains除了产生相对应的仿真程序外，也会额外产生包含有Fault Bits的预先埋错内存模块 (Faulty Memory Model)。此预先埋错内存模块主要用来验证Brains所产生的BIST电路功能正确与否。表二为各个Clock Domain执行模拟验证时所需花费的时间。
除了仿真时间之外，所产生的BIST电路面积，通常也是芯片设计实作中，考虑的因素之一。表三为BIST电路合成完之面积结果，全部的BIST电路占约23K Gate Counts。以此案例之T-CON芯片所含148个内存数目来比，BIST电路所占之芯片面积相当渺小。
表二 模拟时间结果
表三 BIST电路面积结果
总结
因应高画质世代来临，时序控制芯片内含之内存数量势必愈来愈多，此时，内存测试解决方案亦成为芯片设计中不可或缺的一环。藉由Brains自动化产生相对应的内存测试电路，对用户来讲，不需太过繁复的设定过程，即可完成内存测试解决方案的实作。以此案例为例，单纯Brains运行的时间，只需约九分钟的时间 (如图六所示) 就能完成内存测试解决方案的实作。对于分秒必争的ASIC实作时程来说，可节省相当大的时间。除此之外，Brains弹性的设定选项，以及基于自有专利所建构的硬件电路，都是用户在实作内存测试解决方案的一大利器。
图六 Brains实作时间信息
