电源效率对于便携式设备以及模拟 IC 的噪声抗扰度来说都非常重要。本文主要介绍电压参考电路，其不仅支持极低的工作静态电流(低于 250nA)，而且还符合标准 CMOS 工艺。这种电路针对各种应用进行了优化设计，适合便携式电子设备、汽车、医疗设备，以及高电源抑制比 (PSRR) 和开关噪声抗扰度都非常重要的片上系统 (SoC) 实施。
上述电压参考在低频率下支持 90dB。输出电压变化的标准偏差是 0.5%，在 –40°C 至 125°C 温度范围内的温度系数为 15ppm/°C。这些特性可在 1.6V 至 5.5V 的电源电压范围内实现。可实施各种用于为电压参考实现输入噪声抗扰度的方法。
介绍
几乎每款模拟电路都需要高精度高稳定参考电压或电流源。不过，在选择片上系统 (SoC) 技术时，参考电压模块不应成为限制因素。也就是说这类系统所选用的技术工艺对于参考电压源来说并不一定总是最理想的。因此，其设计应该更稳健，才能适应各种技术工艺的变化。
电池通常可作为 SoC 的电源。这就更需要提高工作在大电源电压范围内的电压参考源的线性稳压性能。要延长电池使用寿命，就需要低静态电源电流。同时，还需要在宽泛频率下实现高电源抑制比 (PSRR)，以抑制来自高速数字电路、降压转换器或片上其它开关电路的噪声。本文主要介绍具有高 PSRR 的超低静态电流带隙电压参考。
基本带隙电压参考结构
改善 PSRR 的主题思想是在低压降稳压器 (LDO) 后面布置一个带隙电压源。现有线性稳压器拓扑在静态电流、DC 负载稳压、瞬态响应、去耦电容以及硅芯片面积要求方面存在很大差异。由于我们的目标是在没有外部电容器的情况下，在同一芯片上提供全面集成型 LDO，因而典型 LDO 结构并不适合。
这些结构与超低静态电源电流相矛盾。为了缓解这一矛盾，您可为 LDO 使用与参考源相同的带隙。不宜采用标准 LDO 结构的原因在于它需要输出电容器来实现稳定工作。最佳选项是带一个增益级的结构，其无需输出电容器便可实现稳定。
低压降稳压器
图 1 是该设计[1]中所使用 LDO 的内核及其简化原理图。图 1[2] 中的 M0 和 M4 代表翻转电压跟随器 (FVF)，其可实施无逆向功能及相关极点的单级稳压。静态电流由晶体管 M1 和 M3 确定。晶体管 M2 可作为共栅放大器。
LDO 的开环增益由第一个级联级(即晶体管 M 2和 M3)决定。可作为负载的 M4 PMOS 跟随器存在低阻抗源，因此 FET M0 的输出增益接近 1。在图 2 中的小型信号等效电路的帮助下，对所推荐的 LDO 结构进行稳定性分析，结果显示只有一个极点(公式 1)：
可作为补偿电容器的 M0 栅源电容器可创建 LDO 的主极点。因此无需去耦片外电容器，便可使 LDO[3] 稳定。
图 1.具有翻转电压跟随器、无输出电容器的 LDO
图 2.LDO 的小型信号等效电路
这种 LDO 的另一项优势是简单的自启动程序，其无需专用电路。最初，在电压 VDD 为 0 时，VOUT 也为 0，跟随器 M4 在无反馈的情况下关闭，M1 的偏置电流大于 M3 的偏置电流。因此，栅极电压 M0 不仅可降低，而且还可驱动输出电压 VOUT 至所选的输出电压值。
这种架构的缺点是线路稳压及 PSRR 差。原因在于低开环增益，因为它仅由一个增益级决定。合理的解决方案可能是第一级的级联电流源，其可提高增益，进而可提高线路稳压性能和 PSRR。
图 1 中的 LDO 输出电压为(公式 2)：
其中，VSET 为参考电压，VGS,M4 是 M4 的栅源电压。
因此，输出电压对温度和工艺变化极为敏感。要避免这种问题，就必须创建一个更为理想的跟随器，其中 M4 是反馈环路的一部分(图 3)。
图 3.M4 位于放大器反馈环路中、无输出电容器的 LDO。
这种情况下的输出电压为公式 3：
其中，A0 是放大器的开环增益反馈。对于高反馈放大器增益而言，可使用公式 4：
图 4.具有电阻式分压器、M4 位于放大器反馈环路、无输出电容器的 LDO
在反馈环路(图 4)中添加电阻式分压器后，输出电压转变为：
VOUT=VSET(1+R1/R2)
FVF 反馈放大器不影响整体 LDO 稳定性，因为它位于主 LDO 反馈环路的外部。对于本地反馈环路而言，只要求设计方案稳定。
带隙内核说明
所选用的带隙内核(图 5)采用在标准 CMOS 技术中广泛使用的经典结构。
图 5.所推荐带隙电压参考内核的简化方框图
通过添加双极性晶体管的负温度系数基射极间电压，可获得带隙电压的低温系数，从而可通过在不同电流密度下偏置的两个基射极间电压之差获得正温度系数电压。为电阻器 R2 和 R3 选择相等的值，参考电压就可表示为公式 5：
其中 VEB 是 Q1 的基射极间电压，VT 是热电压，IQ1 和 IQ2 是通过晶体管 Q1 和 Q2 的电流，而 IS,Q1 和 IS,Q2 则分别是 Q1 和 Q2 的饱和电流。
误差源
要为任何带隙电压参考实现良好的精确度，必须定义总体精度误差的主要形成因素[4]。以下是所推荐架构的最大误差源：
• 放大器失调电压
• 电阻器 R1 与 R2 之间的不匹配
• 双极性晶体管的饱和电流不匹配
• 电阻器 R1、R2 和 R3 的变化
放大器失调电压
放大器失调电压对于参考电压精确度来说很关键，因为它通过与发射-基极电压差相同的方式放大。尽管我们可以通过增大双极性晶体管的面积比来减少对放大器失调电压的影响，但由于电压差具有对数尺度，因此我们会受到这个比例的合理值限制。在本例中，我们选择的比例为 24。
对放大器失调电压影响最大的是输入级晶体管阀值电压变化。它可通过增大放大器输入对的尺寸来改善(公式 6)。
电阻器 R1 与 R2 之间的不匹配
电阻器 R1 与 R2 之比可定义公式 5 中正温度系数项的增益。为了让该增益系数准确，我们使用较大面积单位电阻器。使用特殊的电阻器布局，可实现 0.1% 的误差比例精度。
双极性晶体管的电阻器与饱和电流的变化
这两种变化会导致双极性晶体管的基极-发射极电压 Veb 发生偏移。基极-发射极电压可按公式 7 确定：
其中，I 是发射极电流，IS 是双极性晶体管的饱和电流。引起 IS 变化的主要原因是 Q1 和 Q2 晶体管面积的不匹配以及杂质浓度的变化。
电阻器 R1 的变化可影响通过晶体管 Q2 的电流 I 的绝对值，它是负温度系数项 VEB 的一部分。
电阻器 R2 和 R3 分别可确定通过 Q1 和 Q2 的电流值。R2 和 R3 的变化可导致参考电压(公式 5)的正温度系数不准确。不过，可通过对电阻器 R2 与 R3 进行良好匹配来降低该变化所引起的误差。
高 PSRR 带隙电压参考电路
由于上述传统电压参考架构的所有缺点，我们建议采用改进的电压参考，它是带隙电压参考与低压降稳压器的整合解决方案(图 6)。
图 6. 带隙电压参考结合低压降稳压器的方框图
该示例中的输出电压可由公式 8 确定：
VREF 节点既是带隙参考的输出节点，同时也是带隙核心电路的电源线。这有助于我们通过 LDO 保护带隙核心电路免受电源电压纹波影响。
要获得小静态电流，电阻器 R1、R2、R3 和 R4 的值就会比较大，推荐电路的电阻为 8MΩ。这可使通过 Q1 和 Q2 的电流降低至 40nA。推荐架构的整体静态电流为 250nA。除此之外，我们还可采用一款静态电流为 100nA 的偏置电流电源。
偏置电流电路
所推荐的偏置电流电路基于一种著名的电路结构(如图 7 所示)，在参考文献 5[5] 中有详细介绍。
在该电路中，两个 N 型晶体管 M5 和 M7 构成第一个增益为 S7/S5 的电流镜，而两个 P 型晶体管 M4 和 M6 则构成第二个增益为 S4/S6 的电流镜，其中 S4、S5、S6 和 S7 是相应晶体管的面积。
偏置发生器通常不需要特别启动电路，这可减少静态电流和占用面积。如果电流足够小，电阻 R 就可以忽略。由 M5/M7 和 M4/M6 构成的两个电流镜可互连成一个闭环。
该环路增益大于单位增益，因此两个分支中的电流都会增大，直至达到均衡为止。这将由电阻 R 的压降定义，可表示为公式 9：
图 7. 具有动态启动电流的偏置生成器
要加快启动速度并避免可能的漏电影响，可使用一款附加启动电路。晶体管 M0 可作为具有极大电阻的横向双极性 NPN 晶体管使用，其可最大限度地降低启动电流。电容器 C 不仅可在电路加电时提供快速瞬态启动，而且还可防止启动电路发生振荡。在启动之后，电路由晶体管 M2 阻断。偏置模块的偏置电流是 40nA。总流耗是 80nA。
验证结果
所推荐带隙参考不仅可用于超低噪声、高 PSRR 的低压降稳压器，而且还可采用 CMOS 9T5V 技术实施。PSRR 值如图 8 所示，输出电压精度的蒙特卡洛温度变化仿真结果如图 9 所示。测量结果请参见表 1。
图 8. 电压参考源的 PSRR
图 9. 输出电压精度
表 1. 测量数据
总结
我们不仅介绍了采用 CMOS9T5V 0.18µm 工艺实施的、高 PSRR 的极低功耗带隙电压参考，而且还详细介绍了最大限度降低功耗和最大限度提高 PSRR 的设计条件。将带隙电压参考与低压降稳压器相结合，可在 100Hz 下获得 93dB 的高 PSRR。该电路的最大静态电流仅为 250nA，是超低功耗应用最具吸引力的选择。
